FPGA学习之路——PLL的使用

　　锁相环（PLL）主要用于频率综合，使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号。 PLL 内部的功能框图如下图所示:  　　在ISE中新建一个PLL的IP核，设置四个输出时钟，分别为25MHz、50MHz、75MHz和100MHz，配置如图所示： 　　 　　之后，再在程序中例化IP核，程序设计如下： 1 `timescale 1ns / 1ps 2 //////////////

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