FPGA之PLL锁相环的使用和仿真

PLL：Phase Locked Loop（锁相环） PLL是一种反馈控制电路，其特色是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。 N:前置分频计数器， PFD：相位频率检测器 Charge Pump：电荷泵 Loop Filter：环路滤波器 VCO：压控振荡器 M：反馈乘法器 K,V：后置分频器web Quartus II软件提供了锁相环PLL的IP核，对时钟网络进行系统级的时钟

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