基于FPGA PLL锁相环实现及示波器波形失真分析

在看前，建议先看【Cyclone_IV_器件中的时钟网络与 PLL.pdf 】 PLL具有时钟倍频和分频、相位偏移、可编程占空比、外部时钟输出，进行系统级的时钟管理和偏移控制功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟频率更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出和建立时间。 时钟控制模块输入 输入 说明 专用时钟输入 专用时钟输入管脚能够驱动时钟或者全局

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