锁相环PLL
锁相环PLLweb 做用：将片外晶振产生的时钟进行分频或倍频，产生更高或更低频的时钟信号供逻辑使用； 也能够对同一PLL产生的时钟的相位进行控制，以保证两个时钟域的工做有着相同的时间差。（好比SDRAM的读写，须要控制 SDRAM_controler和SDRAM的时钟信号相差180°） 调IP使用：在使用时，设置好类型和频率后，输出部分除了时钟还有一个locked信号，咱们知道锁相环想要输出稳定的
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