FPGA GoWin PLL

FPGA GoWin PLL 最近在运用高云FPGA做开发，在使用了一段时间以后，对PLL软件界面里面那么多参数实在是比较蒙，因为时间问题，也没有深入看高云的手册。昨天在整理完Xilinx的锁相环用法以后，今天再来看看高云的FPGA锁相环结构。 做人做技术，一碗水要端平，是不是？ 锁相环必然有工作频率范围，这个范围约束了输入频率和输出频率 输入时钟还是先倍频在分频，倍频系数、分频系数组合，确定了输

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