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【FPGA开发日记——调整时序】记录调整时序过程中遇到的问题与解决方式
2020-12-30
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VIVADO
xilinx
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fpga
`include在Verilog中的应用
2020-12-30
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在利用Verilog写状态机过程中遇到的一些小问题的总结
2020-12-30
fpga
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状态机
基于FPGA的简易频率计设计
2020-12-30
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频率计
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基于FPAG的简易数字频率计设计
2020-12-30
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Verilog上机实验题目1：8位数字显示的简易频率计
2020-12-30
Verilog
频率计
CIC滤波器和FPGA实现
2020-12-30
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CIC
FPGA学习嵌入式硬件最小系统搭建（一）（NIOS II处理器设置）
2020-12-30
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经验分享
FPGA学习嵌入式硬件最小系统搭建（二）（RAM，system_id及PIO等）
2020-12-30
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nios
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经验分享
AXI Stream 转AXI4 DMA IP设计
2020-12-30
verilog
axi stream
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Apache
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每日一句
每一个你不满意的现在，都有一个你没有努力的曾经。
