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Verilog笔试面试常考易错点整理
2020-12-25
Verilog
快乐工作
关于generate用法的总结[Verilog]
2020-12-25
Verilog
关于Verilog中的几种赋值语句
2020-12-25
Verilog
赋值
FPGA实验之串口收发整合
2020-12-26
FPGA
串口收发
Verilog
SignalTap
主板
FPGA SDRAM接口设计（二）
2020-12-26
FPGA学习
# 1 SDRAM接口设计
fpga
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亚稳态和跨时钟域CDC
2020-12-26
数字IC笔试面试
fpga
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快乐工作
LFSR和CRC串行实现移位寄存器结构,并行CRC时序实现
2020-12-26
LFSR
CRC
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Verilog
OS基础
FPGA + Quartus II + Verilog+ ASKMOD ( The Second Chapter)
2020-12-26
FPGA
Verilog
Quartus II 13.0
ASKMOD
DDS IP Core
【Modelsim仿真】near ";": syntax error, unexpected ';', expecting ') 调试出错
2020-12-26
Modelsim仿真
modelsim
quartus II
Verilog
testbench
error
基于FPGA的数字识别方案
2020-12-27
FPGA
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图像识别
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每日一句
每一个你不满意的现在，都有一个你没有努力的曾经。
