关于generate用法的总结[Verilog]

转载http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html Abtract     generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设

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