FPGA系列5——时序分析（时序模型）

上一篇文章讲了4中典型时序路径，都是可以基于一种时序模型进行时序的分析，进行书序的约束。典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。 该时序模型的要求为：                                                     Tclk ≥ Tco + Tlogic + Trouti

>>阅读原文<<