FPGA系列4——时序分析（时序路径）

看了很多时序方面的资料，觉得这篇文章写得简单明了，典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。 对于所有的时序路径，我们都要明确其起点和终点，这4类时序路径的起点和终点分别如下表： 时序路径 起点 终点 应用约束 ①输入端口到FPGA内部第一级触发器的路径 ChipA/clk rega/D set_input_delay ②FPGA内部

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