11.FPGA_Verilog 奇分频
功能：根据系统时钟50M，产生一个频率信号为系统时钟的五分频 描述：分别经过时钟的上升沿和降低沿产生一个计数到5的计数器，两个计数器再分别产生一个占空比为60%的方波，相与便可。web 以下图为时序图：svg module freq_division_ji_1(
input wire sclk ,
input wire
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