verilog奇数分频器的问题讲解（7分频为例）

先很少哔哔，直接上代码（verilogHDL），代码的后面讲原理 module fenpin3(clk,clk7,rst); input clk,rst; //设置rst的目的是当rst=1的时候给cnt0和cnt1赋初值 output clk7; reg [2:0] cnt0,cnt1; //定义两个加法器分别生成两个7分频的信号 reg clk0,clk1; // 由加法器两个7分频的信号 w

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