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Verilog HDL学习_1：分频器/PWM的实现

2020-03-05 verilog hdl 学习分频 pwm 实现

Verilog如何从外部更改模块内参数

2020-05-07 verilog 如何从外部更改模块内参

Verilog实现iic总线协议

2020-05-10 verilog 实现 iic 总线协议主板

Verilog HDL交通灯的实现

2020-03-27 verilog hdl 交通实现

用Verilog实现时钟芯片

2020-02-17 verilog 实现时钟芯片

Verilog自顶向下设计24进制和60进制计数器（FPGA）

2020-02-17 verilog 自顶向下设计进制计数器 fpga

基于Verilog HDL的模60BCD码计数器设计

2020-02-17 基于 verilog hdl 60bcd bcd 计数器设计

做业2：用Verilog实现12进制计数器

2020-02-17 verilog 实现进制计数器

Verilog HDL语言设计计数器+加法器

2020-02-17 verilog hdl 语言设计计数器加法器

Verilog语言“加减可控任意进制计数器”及“占空比50%的任意整数分频器”设计

2020-02-17 verilog 语言加减可控任意进制计数器 50% 整数分频设计

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每日一句

每一个你不满意的现在，都有一个你没有努力的曾经。