Verilog语言“加减可控任意进制计数器”及“占空比50%的任意整数分频器”设计

Verilog语言“加减可控任意进制计数器”及“占空比50%的任意整数分频器”设计 今天（2017年12月28）考EDA实验，考的真是惊险刺激，最后实现了四分之三的功能。 今天的使用时设计一个能够实现使用指定拨码开关控制加减计数、使能、清零的13进制计数器，而且是由两位数码管显示结果，在加法计数器中，加法加到最大值12时须要点亮一盏LED，加法计数器中减到最小值0时也须要点亮一盏LED。下面是个人

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