做业2：用Verilog实现12进制计数器

1.新建工程文件工具 2.新建Verilog文件，注意文件名称必须与工程相同， 编写完成后的文件以下图所示3d 经过TOOL工具栏的相关选项查看工程的RTL文件以下图所示blog 经过创建VWF仿真文件，而且加入使能信号、时钟信号后观察仿真的结果以下图所示。im

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