基于Verilog HDL的模60BCD码计数器设计

时间 2020-02-17

标签基于 verilog hdl 60bcd bcd 计数器设计繁體版

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基于Verilog HDL的模60BCD码计数器设计最近学习了verilog HDL语言，本身写了一个模60的计数器，计数编码是BCD码，可置位复位，带进位输出，代码以下git module counter_60(clkin, rst_n, ld, data, out, c); input clkin, rst_n, ld; input [7:0] data; output [7:0] out;

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