verilog赋值：阻塞（=）和非阻塞（<=）赋值的不同

原文引自：  http://www.cnblogs.com/zxl2431/archive/2010/09/25/1834856.html 在写组合逻辑电路的代码时，我发现书上例子大都用的"="；而在写时序逻辑电路代码时，我发现书上例子大都用的"<="。之前就知道在Verilog HDL中阻塞赋值"="和非阻塞赋值"<="有着很大的不同，但一直没有搞清楚究竟有什么不同，现在来慢慢的琢磨它。 　　对

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