verilog仿真中阻塞赋值和非阻塞赋值的先后问题

引言 总是在阻塞赋值和非阻塞赋值这里困惑，今天有空做了个小的仿真实验，终于弄明白了这verilog仿真器中赋值时的规律，有过verilog仿真经验的直接看底部图即可。 首先引起我迷惑的是在verilog仿真的时候，总会设计到一堆信号的仿真波形图，而有时波形变换时总不是自己所想的那样，经常出现的问题就是会相差一个时钟。 默认阻塞赋值代表组合逻辑，非阻塞赋值代表时序逻辑。即"<="代表是锁存器输出，“

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