Verilog阻塞赋值与非阻塞赋值

本文转载自： https://blog.csdn.net/u012373020/article/details/25097393 verilog设计进阶 时间：2014年5月6日星期二   主要收获： 1.阻塞赋值与非阻塞赋值； 2.代码测试； 3.组合逻辑电路和时序逻辑电路。   阻塞赋值与非阻塞赋值： 1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）； 2.Verilog

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