【第一季】CH04_FPGA设计Verilog基础（一）Enter a post title

【第一季】CH04_FPGA设计Verilog基础（一） 4.1 Verilog HDL 代码规范 u 项目构架设计 项目的构架用于团队的沟通，以及项目设计的全局把控 u 接口时序设计规范 模块和模块之间的通过模块的接口实现关联，因此规范的时序设计，对于程序设计的过程，以及程序的维护，团队之间的沟通都是非常必要的。 u 命名规则 1、顶层文件 对象+功能+top 比如：video_oneline_

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