从零开始学FPGA -- Verilog模块调用、阻塞与非阻塞赋值、状态机

在编写各种语言时，正确良好的注释是必不可少的，一般我们最少要保证3:1的代码注释比例，即3句代码至少一个注释。Verilog有两种注释方式： 单行注释：以 // 开头 多行注释：以 /* 开始，以 */ 结束 一、Verilog调用模块 Verilog的基本设计单元是“模块”。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能。每个Verilog程序包括4个主要的部分：端口定义、IO说

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