【Verilog HDL 训练】第 14 天（glitch-free的两个时钟切换电路）

时间 2021-01-07

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2019年5月13日 glitch-free的两个时钟切换电路。可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因：有毛刺的时钟切换电路如下原理图1a：图1a： Clock s

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