【Verilog HDL 训练】第 08 天（二进制、Johnson、环形计数器）
5月6日 计数器 1. 用verilog实现一个4bit二进制计数器。 a) 异步复位 b) 同步复位 input clk, rst_n; output [3:0] o_cnt; Verilog实现代码： module count_2(
input clk,
input rst_n,
output reg [3:0] o_cnt
)
always @ (posedg
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