【Verilog HDL 训练】第 06 天（边沿检测）
1. 复习verilog语法 【选做题】 - reg和wire的区别 寄存器数据类型 Verilog中规定，凡是在程序块中被赋值的变量，都必须是寄存器类型的。（程序块：例如always块） 这里未免还是会让人产生疑惑？寄存器数据类型的变量最后一定会被综合成寄存器吗？ 对应于实际的数字电路中，如果该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；如果该程序块描述的是组合逻辑，该寄存器变量对应为硬
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