Verilog学习总结

1、位操作 即按位与或 2 归约操作 |a 即 1|0|1|1 =1 3、逻辑操作 即正常的与或操作 观察是0与非0即可 assign a = a+b; 这种语法是不允许的，输入和输出信号不能是同一个名字， 否则的话会把一个组合逻辑电路变为一个时序逻辑电路，会出现反馈 assign小结： 避免产生latch(锁存器)的方法：1、case(cur_state) ...**default**:next

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