verilog初学时候的总结

零，关于写verilog代码写激励的总结：数据结构 1，激励（test_name.v）：当作一个总体,：dom module test_name;函数 reg+wire;（全部的输入输出的，中间变量的不写）工具 name 别名（ .xxx(yyy) );设计 always #1 CLK=~CLK;blog initial begin all input+output初始化 end字符串 附：仿真控

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