Josh 的学习笔记之 Verilog （Part 1——初识 HDL 设计方法）

时间 2020-12-25

标签 Josh 的学习笔记 # Verilog HDL 繁體版

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文章目录 1. 设计方法的变迁 2. Verilog 语言的特点 2.1 Verilog 的由来 2.2 Verilog 和 VHDL 2.3 Verilog 和 C 3. HDL 的设计与验证流程 3.1 系统与功能模块定义（系统与功能模块级） 3.2 行为级描述测试激励（Behavioral Level） 3.3 寄存器传输级(RTL, Register Transfer Level) 3.4

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1. Verilog HDL语法学习1
2. 阿扣的Verilog HDL学习笔记④
3. 阿扣的Verilog HDL学习笔记②
4. 阿扣的Verilog HDL 学习笔记⑤
5. Josh 的学习笔记之数字通讯（Part 1——信号和频谱）
6. Verilog HDL计数器设计（做业1）
7. Verilog HDL、Verilog-A、Verilog-AMS笔记
8. XLINUX-FPGA开发-语法篇-Verilog HDL-Verilog HDL基础知识
9. 夏宇闻Verilog学习笔记1
10. Verilog HDL模块化设计
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