Verilog HDL模块化设计
在高级编程语言中，为了避免在程序中多次重复编写特定的例行程序，可以使用子程序和函数。Verilog语言也可提供类似的能力，即Verilog的任务和函数。它们可以把大型设计模块化，从而使Verilog代码更加容易理解。 Verilog任务 任务用关键字task声明，其中包含若干条语句，最后以endtask结尾。这样的语句模块就称为任务。任务必须包含在调用该任务的模块中。它可以
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