Verilog分频器的设计

 大三都要结束了，才发现自己太多东西没深入学习。    对于偶分频：（计数到分频数的一半就翻转） 注： 　　图中只用了一个计数器，当然也可以用多个； 　　图中只计数到需要分频的一半，当然也可计数到更多； 　　图中从第一个上升沿有效，当然也可延迟多个周期开始。 例如： 1 //任意偶分频设计 2 module frequency_divider_6 (clk, rst, data_out);

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