Verilog频率计设计
这是以前的一个可编程逻辑课上机实验三 实验报告 数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数。测频法包括直接测频法、等精度频率测量法、周期法等。 数字频率计的原理如图6-1所示。对系统时钟的信号分频后产生1Hz的输出频率被作为控制模块的时钟输入，由控制模块产生的计数
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