verilog编写数字频率计

时间 2020-07-24

标签 verilog 编写数字频率计繁體版

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一个简易的数字频率计主要由一个分频器和计数器构成，它的基本原理就是计算 1 秒钟内被测时钟上升沿的个数即做它的频率值。spa 1. 分频器的做用是由fpga时钟获得咱们想要的时钟，这里假设fpga的晶振为50Mhz,那么为了获得高电平为1秒钟的时钟信号，就须要对输入的clk进行25000000倍分频获得一个频率为2Hz占空比50 %的使能信号记为en。3d 2. 计数

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