Alreta DDR2 IP 核上板测试

时间 2020-12-27

标签 FPGA ddr 繁體版

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目录 1 工程设置修改 1.1 增加复位控制 1.2 工程设置 1.3 设置管脚电平、驱动能力。 1.4 按照原理图配置具体管脚 1.5 添加约束 2 波形抓取 3 信号补充说明 4 其他使用 1 工程设置修改本文中工程仍然使用<<Alreta DDR2 IP 核仿真测试http://www.javashuo.com/article/p-pklfbrqi-ph.html >>的工程，在此基础上修

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