UVM和System verilog笔记总结（三）
常用的几个phase 使用raise和drop标签来让phase机制同步运行。 断言assertion有助于提高效率，定位报错，在property里面写判断语句。 上面的意思是sequence配合.ended语句判断是否全部符合条件，验证人员编写端口的assertion。 |—>同一个时钟沿触发后面的句子 |=>下一个时钟沿触发后面的句子 判断“|”前面的request是否为高电平，然后触发后面的
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