基于UVM的verilog验证

Abstract 本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。 Introduction 本例使用环境：ModelSim 10.2c，UVM-1.1d，Quartus II 13.1（64 bit），器件库MAX V 1. UVM介绍 对UVM结构熟悉的读者可跳过本节。 叫UVM“框架”可能并不确切（只是便于理解，可类比软件界的“框架”

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