可重用的UVM验证结构

本文转自：http://www.eetop.cn/blog/html/28/1561828-437611.html 引言 用SystemVerilog和UVM写验证平台时，会在模块级和系统级面临的可配置性和可重用性的问题。而从一个模块到系统级验证环境中去重用通用验证组件（Universal Verification Component）是相对比较容易的，但是上述情况不能说成是为把UVC连接到接口线

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