(转)新手学习System Verilog & UVM指南

从刚接触System Verilog以及后来的VMM，OVM，UVM已经有不少年了，随着电子工业的逐步发展，国内对验证人才的需求也会急剧增长，这从各大招聘网站贴出的职位上也能够看出来，很多朋友可能想尽快掌握这些知识，自学是一个好办法，我结合本身的亲身经历和你们谈谈初学者如何能尽快入门，继而成为一名合格的IC验证师。

1.首先来谈谈仿真工具，无非就是Synopsys, Cacence Mentor三大公司的vcs, incisive, modelsim,其实还有些稍小一些公司象aldec公司的Riviera-PRO也不错，若是能接触到这些工具，再能有水平比较高的人提供一些指点就方便多了。若是手头没有工具，则要本身考虑在UNIX上安装合适的工具，这我就很少说了，你们都懂的，哈哈。若是你也不会或者不肯意安装工具那么能够去 EDA-playground看看，能够在线直接仿真出结果，若是你的网速比较快，这也不失为一个好注意。

2.如今市面上的参考资料比前几年多多了，不能简单地说是参差不齐，至少要找到适合与本身当前状况的资料。不要东看看西瞅瞅，由于包含的内容太多了，当你搞懂这一块的时候另外一块可能忽略了或者遗忘了，因此最好认真专一于一两本书籍，千万不要贪多，我推荐如下几本：

若是verilog基础很差，应该加紧学习，毕竟是System Verilog的基础，夏宇闻编写的Verilog数字系统设计教程是首选。首先accellera的Universal Verification Methodology User's Guide仍是要读一读的，虽然写的不生动，毕竟只是一个说明书。有关system verilog的书籍市面上很少，Synopsys 的chris spear10年前所著的《SystemVerilog for Verification》如今看来依然不错，2009年出版的中文本我是读了好几遍的。前几年Cadence的kathleen A Meade写了一本《A Practical Guide to Adopting the Universal Verification Methodology(UVM)》，后来的第二版我很喜欢，里面配有大量实际验证中的例子，颇有价值。这自己出版后反映不错，因此有了后来的另外一本书 Advanced Verification Topics主要介绍混合信号，低功耗，以及多语言验证问题，有兴趣的朋友能够参考一下。三大公司中的Mentor Graphics也贡献了《VERIFICATION METHODOLOGY ONLINE COOKBOOK》。国内新出版的《UVM实战》也颇有影响，不过它的第二部也就是源代码部分实用性不大，就此我曾经询问过UVM的community member中的高人，他们都不推荐去研读代码，由于其中有很多东西涉及到各公司以及各大用户中的不少苟且之事，不少说不定下一版本就会更改甚至取消，和咱们使用UVM验证环境的工程师没有多大的关系。不少公司对设计工程师的assertion有要求，其实设计工程师本身写的断言每每比验证工程师更实用，《A Practial Guide for SystemVerilog Assertions》也有中文版，例子和翻译都不错，这几本书网上基本均可以找到，若是没有能够和我联系（3196301835@qq.com）。

3.我想鼓励初学者的是不要被厚厚的说明书给吓一跳，主要是掌握基础概念。 SystemVerilog中除了受限随机，功能覆盖率等之外，数据类型，运算符，类的概念都和C++相似，这些也每每是面试中的重点。相比 SystemVerilog，UVM中的内容要少些可是牵扯到很多面向对象设计中比较专业的问题象factory, callback等，这须要经过仔细分析代码来理解。总之，从基本概念入手不要妄图一会儿把全部问题都搞清楚，虽然不通过多年实际工做项目的考验是没法真正掌握这些内容的，可是不排除通过短时间的训练迅速得到敲门砖的可能。

4.其它资料.包括一些网站和论坛，象本站就有海量的资料，UVM的官方网站 Verification Academy有UVM的介绍和视频，甚至还能够就一些比较专业的问题向committee member咨询。另外在验证工程师(www.asicdv.com)这个中文网站有大量简单示例对初学者也颇有帮助。

 

参考文献：

[1] 新手学习System Verilog & UVM指南. http://bbs.ednchina.com/BLOG_ARTICLE_3027974.HTM