第2章 SystemVerilog断言

2.1什么是断言？  一个断言是一个检查你设计的规范，你要确保永不违反。如果规范被违反，您希望看到失败。  下面给出一个简单的例子。每当FRAME_无效（即变为高）时，最后数据相位（LDP_）必须被置位（即变为低）。这种检查对于纠正给定接口的功能是必不可少的。 SVA语言被精确设计来处理这种时域情况。正如我们将在Sect中看到的那样。 SVA建模比Verilog容易得多。还要注意，断言在时间域中起

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