第15章 SystemVerilog 断言示例

例1.  assert_next start_event是一个trigger，只有start_event成立，才会触发后面的sequence进行评估，等num_cks（常数）个clk后，test_expr得成立。 例2. assert_no_underflowtest_expr等于最小值后一个时钟，test_expr>=min（最小值），且小于某个极大值。 例3. assert_bits 判断bi

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