VHDL入门基础——语法规则（3）

VHDL基础语法（3）——运算符篇 算术运算符 对象：signal or variable +：integer+integer 但如果事先调用ieee库中std_logic_1164、std_logic_unsigned则可以是std_logic_vector+std_logic_vector、std_logic_vector+integer、integer+integer、integer+std

>>阅读原文<<