7 FPGA时序约束实战篇之梳理时钟树
行万里路–时序约束实战篇 我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步时钟域，我们在此程序上由增加了另一个时钟–clkin2，该时钟产生脉冲信号pulse，samp_gen中在pulse为高时才产生信号。 下面我们来一步一步进行时序约束。 1. 梳理时钟树 我们首先要做的就是梳理时钟树，就是工程中用到了哪些时钟，各个时钟之间的关系
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