时序约束之时钟约束03

        虚拟时钟         虚拟时钟，指的是在设计中不存在的时钟，因此设计中定义虚拟时钟满足以下3个特点：         1.设计中的某个时钟是一个现实存在的，但是其时钟源不是来自设计中任何的引脚和端口，即设计中的时序单元都不是由该时钟触发，然而设计中部分时序路径的输入输出端口又与该时钟相关。如下图所示，由于时钟1并不直接在设计里起作用，时钟1即为虚拟时钟。         2.由

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