FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么，可以在综合以后，打开综合，然后在TCL 中输入命令： report_clock_networks –name mynetwork   确定了主时钟，就可以对其创建时钟周期约束： 情形1：主时钟之间有明确的相位关系 -waveform不仅确定了时钟的占空比，也确定了时钟之间的相位关系。 （1）clka频率为200Mhz,等占

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