FPGA I/O 口 时钟约束
FPGA时钟约束在高速信号的传输设计中是非常重要的，主要是考虑到了建立裕量和保持裕量，如果上述两个量有其中一个为负，则会导致锁存的数据处于亚稳态的状态。 一.当clock由外部时钟提供，分析如下： 上图是在外部数据传到FPGA的一个示意图，对各个延时的解释如下： clk1:时钟信号从PLL或者I/O口到源寄存器的延时； clk2:时钟信号从PLL或者I/O口到目标寄存器的延时： Tco: 在源寄存
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