FPGA——zhixin培训 Day_03——任意奇偶分频+自动售货机
A、任意奇偶分频 设计背景： 上一篇已讲分频，但其为偶数分频，占空比只为1：1；有时候需要奇数分频，本文所介绍的就是任意奇偶分频。 二、设计需求： 利用verilog语言编写代码使其可任意分频。 如奇数分频：实现5分频；高电平占用3个时钟周期；低电平占用两个时钟周期。 系统架构图： 思路与方案： 四、代码： 0 module divide(clk,rst_n,clk_out); 1 2
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