FPGA之PLL

PLL（Phase Locked Loop）为锁相环。FPGA中的锁相环一般由PFD（鉴频鉴相器）、CP（电荷泵）、LF（滤波器）、VCO（压控振荡器）组成。通常晶体振荡器因为工艺和成本缘由达不到高频信号输出。高频电子线路中，须要外部信号与内部的振荡信号同步。一路输入时钟须要生成多路时钟信号。以上几种问题就须要经过PLL来实现。 PLL的内部结构以下图所示： web 如下经过图例来讲明生成PLL

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