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数字逻辑课程设计电子钟
2020-12-23
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VHDL
FPGA亚稳态状态检测边沿
2020-12-26
VHDL 初级
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基于 FPGA 的 UART 控制器设计（VHDL）（中）
2020-12-26
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基于FPGA的UART串口通信实验（VHDL语言实现）
2020-12-26
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主板
学习日志之VHDL（2）——细节扫盲
2020-12-27
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modelsim仿真问题
2020-12-27
VHDL 初级
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2020-12-27
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2020-12-28
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vhdl（以格雷码和二进制码互相转换为例）
2020-12-31
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作业2：用Verilog语言实现二十进制计数器
2021-01-03
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每日一句
每一个你不满意的现在，都有一个你没有努力的曾经。
