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实验一 软件操作、译码器实现
2021-08-15
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74161设计二十进制计数器
2021-07-12
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数码显示型计时器的HDL设计与FPGA板级调试
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拼接4-16进制译码器
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High-Level Synthesis高级综合,跨越软硬件编码的隔阂
2021-01-18
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FPGA入门实验五:多周期移位寄存器
2021-01-19
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使用X-HDL对VHDL/Verilog相互转换的简单教程
2021-01-19
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Quartus,Modelsim仿真报错:Error: Error loading design # Pausing macro execution
2021-01-20
fpga/cpld
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FPGA入门实验四:时间基准电路 和 带使能的多周期计数器
2021-01-20
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每日一句
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