[高级篇] 在qucs中使用verilog

  为了确保可以正确运行，请确保你如今程序版本为

        Qucs 0.0.18

   其实将verilog程序放入qucs并非一件复杂的事情，qucs已经足够简化咱们的工做，咱们只须要将模块的源代码复制到当前qucs的工做目录下qucs就能进行一系列智能的操做，包括自动添加到工程，以及可以自动识别咱们verilog的模块的端口列表。

   

打开qucs，如今Verilog标签下没有任何文件，咱们只须要将咱们的verilog的.v文件拷贝过来qucs就能自动识别了。     

   

一个verilog的半加器代码，这里verilog标签下已经识别到咱们的文件了，若是qucs没有刷新在Projects下从新点击一下工程的名字就能看到文件添加过来了。

而后鼠标点击一下这个main.v，以后鼠标移到咱们的原理图上就会出现一个子电路，四个端口，和咱们程序里的两个输入两个输出一致。 qucs很是漂亮！

而后咱们进行一个数字的仿真.

注意，在digital simulation中咱们须要将model的值修改成verilog,由于还有一个选项是VHDL,因此理论上VHDL的代码也能仿真。

点击OK以后咱们就算作好工做了，而后仿真一下，用真值表显示一下咱们的半加器是否正确。 qucs 0.0.18的仿真比老版本的快速多 了，并且之前版本偶尔会出现仿真卡住的现象也消失了，新版本作的修改仍是挺大的。

  

  这个仿真能够将模块用于电路中，与gtkwave同样是一个不错的工具。