基于FPGA的内部IP核fifo信号仿真
1.fifo为先进先出的ip核，与ram的不一样的是，fifo只读一次。缓存 将fifo放到一个模块中，利用测试模块产生fifo所须要的信号，此次调取的fifo ip核主要有输入数据、写使能信号、读使能信号，以及、数据空状态、数据满状态这5个输入信号，这些信号须要在测试模块中产生。fifo的写使能处于高电平状态、时钟采集沿就会采集数据。测试 2.fifo模块程序，调用ip核对于ise要在
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