【FPGA】賽灵思FIFO内核的配置
想的是尽量每天更新一篇，前期先把常用内核配置简单总结一下。内核之后想再总结一下时许约束这部分。可能计划赶不上变化，今天先把FIFO说一下吧。关于FIFO常用的内核有几个细节， 1.关于DRAM和BRAM的区别在上篇转的文章里说过了， 2.还有一个就是关于异步FIFO需满和需空的问题： 参考http://xilinx.eetop.cn/viewthread-613258里提到的问题，感觉下面
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